Szerkesztő:Dryboy/Wishbone busz (informatika)

Mester és tanítvány Wishbone interfészek.

A Wishbone busz olyan nyílt forrású hardver számítógépes busz amelyen keresztül egy integrált áramkör részei kommunikálhatnak egymással. A célja, hogy lehetővé tegye egy áramkör tokján belül különböző magok kommunikációját egymással. A Wishbone buszt az OpenCores projekten belül kiterjedten használják.

Nagyszámú nyílt forrású CPU és számítógép periféria tervet bocsátottak már ki Wishbone interfésszel. Ezek közül sok hozzáférhető az OpenCores alapítványnál, amelyet az ilyen, nyílt forrású hardver tervek terjesztésére hoztak létre.

A Wishbonet logikai busznak szánták, ezért nem tartalmaz elektromos vagy busz topológia információt. Helyette a specifikáció olyan fogalmakat használ, mint signal (jel), órajel, alacsony és magas szintek.

Ez a lazaság szándékos. A Wishbone buszt azért hozták létre, hogy a tervezők számára lehetővé tegyék Verilog, VHDL vagy az automatizált elektronikus tervezés egyéb logikai leíró nyelvén írott terv modulok összekapcsolását. A Wishbone lehetővé teszi, hogy a tervezők ezeket a magokat egymással kombinálják. A Wishbone 8, 16, 32, és 64-bites buszokat képes használni. Valamennyi jele egyetlen órajelhez szinkronizált, de a tanítvány válasz jeleit a maximális gyorsaságú válasz érdekében kombinációs hálózat is előállíthatja. A Wishbone lehetővé teszi, hogy egy "címke busz" hozzáadásával írjuk le az adatot. Azonban, a reset, az egyszerű címzésű olvasás és írás, az adatblokkok mozgatása, és az atomi busz ciklusok mind címke nélküliek.

A Wishbone nyílt forrású, ami megkönnyíti, hogy a mérnökök és műkedvelők egyszerűen közzétehessék hardver logikai terveiket az Interneten. Az erőszakos szabadalmazási törekvések megelőzésére a Wishbone specifikáció számos példa-tervet tartalmaz, bizonyítandó, hogy ezek a koncepciók közismertek.

Nem felel meg a Wishbone specifikációjának egy olyan eszköz, amelyik nem tartalmaz egy adatlapot, ami leírja, hogy az eszköz mit csinál, hogyan kell használni, milyen a busz szélessége, stb. Egy terv újra felhasználásának lényeges követelménye az adatlap. Egy tervet újra felhasználható formában készítve, könnyebb azt másokkal megosztani.

Wishbone topológiák

Wishbone adapts well to common topologies such as point-to-point, many-to-many (i.e. the classic bus system), hierarchical, or even switched fabrics such as crossbar switches. In the more exotic topologies, Wishbone requires a bus controller or arbiter, but devices still maintain the same interface.

Közös busz

en:image:wishbone_shared_bus.jpg

Comparisons

Wishbone Control Signals Compared to Other SOC Bus Standards

Wishbone => Avalon

Wishbone	Avalon Bus	Description
cyc	= !write_n or !read_n	indicates that a valid bus cycle is in progress
stb	= chipselect	indicates a valid data transfer cycle
we	= !write_n and read_n	indicates whether the current local bus cycle is a READ or WRITE cycle. The signal is negated during READ cycles, and is asserted during WRITE cycles.
ack	= !waitrequest	indicates the termination of a normal bus cycle by slave device.

Avalon => Wishbone

Avalon Bus	Wishbone	Description
chipselect	= stb	indicates that slave device is selected.
write_n	= !(cyc and we)	indicated that master requests to write to slave device.
read_n	= !(cyc and !we)	indicated that master requests to read from slave device.
waitrequest	= !ack	indicates that slave requests that master wait.

Competitors

• Avalon Bus
• AMBA / AHB (AMBA High-Speed Bus)
• IBM CoreConnect bus technology
• PLB Processor local Bus (part of CoreConnect)
• OPB On-chip Peripheral Bus (part of CoreConnect)
• OCP Open Core Protocol

External links

• Wishbone Version B3- the PDF specification
• Wishbone Version B4- recently updated PDF specification
• appnote_01- Combining WISHBONE interface signals application note

• Comparison to other SoC buses

• Wishbone@OpenCores